Synopsys Design Compiler

Synopsys Design Compiler

IC 제조를 위해 Verilog, VHDL 및 System Verilog를 GDSII 마스크로 컴파일하기위한 ASIC 로직 합성 소프트웨어.
Synopsys는 Design Compiler 2010을 제공하여 합성 및 물리적 구현 흐름의 2 배 속도를 제공합니다.RTL 설계자는 평면도 조사를 수행하여 평면도 문제를 조기에 식별하고 수정할 수 있습니다.

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Synplify Pro

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Xilinx 및 Altera와 같은 FPGA를위한 일반적인 FPGA 합성 프론트 엔드.